人工智慧(AI)、车联网、5G等应用相继兴起，且皆须使用到高速运算、高速传输、低延迟、低耗能的先进功能芯片，在制程微缩技术只有少数几家晶圆代工、 IC制造业者可发展的情况下，异构整合(Heterogeneous Integration Design Architecture System, HIDAS)成为IC芯片的创新动能。同时，随着应用市场更加的多元，每项产品的成本、性能和目标族群都不同，因此所需的异构整合技术也不全然相同，有的需要记忆体+逻辑芯片，而有的则需感测器+记忆体+逻辑芯片等，市场分众化趋势逐渐浮现。为此，IC代工、制造以及半导体设备业者也持续推出新的异构整合技术，以满足市场需求。

 

成本/效能需求不同异构整合走向分众化

 

工研院电子与光电系统研究所所长吴志毅(图1)表示，所谓的异构整合，广义而言，就是将两种不同的芯片，例如记忆体+逻辑芯片、光电+电子元件等，透过封装、 3D堆叠等技术整合在一起。换句话说，将两种不同制程、不同性质的芯片整合在一起，都可称为是异构整合。

 

图1 工研院电子与光电系统研究所所长吴志毅表示，依产品性能、成本不同，异构整合将走向分众化。

 

异构整合是目前半导体产业热门议题，也有许多业者投入发展，进而市场上有着许多解决方案。对此，吴志毅说明，在异构整合发展上，各家厂商着重的市场和技术都不一样，因而会衍生出许多种整合方式，例如有所谓的2.5D、3D或是采用封装的方式。然而，不论是何种技术，其核心价值都是将两种完全不同的芯片整合成一个，这便是异构整合的概念；换个例子来说，要将两样物品黏在一起，可以选择胶水、胶带或强力胶等，有很多种方式，异构整合便是同样的道理，端看业者的市场和成本考量人选择要用何种整合技术。

 

吴志毅补充，半导体技术着重的永远都是成本和效能。部分业者之所以会发展3D整合方案，主要原因是3D IC具有更好的效能，但相对的3D IC的成本也较高，因此适用于高阶产品市场，例如AI芯片。至于原有的2.5D整合技术，并非3D IC问世之后就没有市场，2.5D IC的性能虽然不比3D IC，但相对的成本也较低，适用于有成本考量的企业或产品。

 

吴志毅说，换个方式譬喻，当7纳米制程出现后，不代表所有产品都会转成7纳米，像是14、16、28纳米，甚至是90纳米，都还有其市场，业者会依应用市场、产品设计需求和成本，选择所需的制程技术，而异构整合也是同样，业者会根据所需的产品性价比、效能以及市场，选择最适合的异构整合技术。也因此，未来异构整合势必将会出现市场分众化的趋势。

 

吴志毅认为，这对于晶圆代工厂，或是芯片制造商等也是一个新的机会。现今半导体产业只剩三家业者(台积电、三星、英特尔)能继续推进摩尔定律(制程微缩化)，而其他业者如联电、格芯是否就没有其他发展空间？并非如此，异构整合便是一个新的机会。这些晶圆代工、IC设计或者是封装业者不一定要发展更先进的制程，但是却可以透过异构整合，将原本不同性质的芯片整合成体积小、高性能的芯片，实现更多创新应用。

 

IC代工/制造/设备商全体动员

 

上述提到，异构整合为半导体产业发展带来新契机，同时因应多元的应用市场，异构整合日后将朝分众化发展，为此，晶圆代工业者、芯片商或是半导体设备商皆积极投入发展，各式解决方案也纷纷亮相。

 

英特尔再推三大封装新技术

 

英特尔(Intel)日前展出先进封装技术并推出了一系列全新基础工具，包括将EMIB和Foveros技术相互结合的创新应用，以及全新的全方位互连(Omni-Directional Interconnect, ODI)技术。

 

英特尔指出，芯片封装在电子供应链中看似不起眼，却一直发挥关键作用，而随着电子产业正在迈向以资料为中心的时代，先进封装将比过去发挥更重大的作用。封装不仅仅是制造过程的最后一步，同时也正成为产品创新的催化剂。先进的封装技术能够整合多种制程的运算引擎，将大幅提高产品性能，同时又可缩小面积，并对系统架构进行全面改造。为此，英特尔分享三项全新技术，分别为Co-EMIB、ODI和MDIO。Co-EMIB能连接更高的运算性能和能力，并能够让两个或多个Foveros元件互连，设计人员还能够以非常高的频宽和非常低的功耗连接模拟器、记忆体和其他模组。

 

ODI技术则为封装中小芯片之间的全方位互连通讯提供了更大的灵活性。顶部芯片可以像EMIB技术一样与其他小芯片进行通讯，同时还可以像Foveros技术一样，通过矽通孔(TSV)与下面的底部裸片进行垂直通讯。同时，该技术还利用大的垂直通孔直接从封装基板向顶部裸片供电，这种大通孔比传统的矽通孔大得多，其电阻更低，因而可提供更稳定的电力传输；并透过堆叠实现更高频宽和更低延迟。此一方法减少基底芯片中所需的矽通孔数量，为主动元件释放了更多的面积，优化裸片尺寸。

 

至于MDIO技术为基于其高级介面汇流排(AIB)实体层互连技术，支援对小芯片IP模组库的模组化系统设计，能提供更高能效，实现AIB技术两倍以上的回应速度和频宽密度。

 

格芯/台积纷推3D方案

 

为抢搭异构整合浪潮，晶圆代工业者格芯(GlobalFoundries)近期宣布旗下基于Arm架构的高密度3D测试芯片已成功投片生产，可满足资料中心、边缘运算和高阶消费性电子产品应用的需求。

 

据悉，此款芯片可提升AI、机器学习(ML)和高阶消费性电子及无线解决方案等的运算系统性能与效能，其采用该公司12nm Leading-Performance(12LP)FinFET制程制造，并运用Arm 3D网状互连技术，让资料数据更直接地传输至其他内核，达到延迟最小化，提高资料传输速率，满足资料中心、边缘运算和高阶消费性电子产品应用的需求。

 

此外，两公司还验证一种3D可测试设计(Design-for-Test, DFT)方法，使用格芯的混合式晶圆对晶圆接合，每平方公厘多达100万个3D连接，拓展12nm设计在未来的应用。

 

格芯发言人表示，3D可测试设计方法为属于异构整合技术，该公司和Arm共同验证了此一测试设计方法，使用混合式晶圆对晶圆接合，使得每平方公厘的3D连接数多达100万个。用于3D IC的DFT架构实现了各种芯片的模组测试方法，其中具有嵌入式IP核心、基于穿透矽通孔的晶粒间互连和外部I/O可作为独立的单元进行测试，进而可灵活优化的3D IC测试流程。DFT是一项能够采用3D技术的重要测试设计方法，而3D DFT架构具备支持板级互连测试的特色；该公司的差异化F2F晶圆键合技术为工程设计人员提供了异构逻辑和逻辑/记忆体整合。

 

格芯发言人说明，3D晶圆架构具有减少线长的本质能力，是减轻下一代微型处理器设计中互连问题的最有潜力的解决方案之一；而3D技术和异构整合功能为新设计方法提供了低延迟、高频宽的优势。对于异构整合来说，虽然没有其余的技术层面挑战，但针对规划、执行和验证2.5D和3D IC的设计工具、薄晶圆处理技术、热管理和测试等，这些制程仍需要更好的解决方案。

 

由于目前异构整合生态系统成熟缓慢，主要的挑战在于单位成本高昂、低产量和实行风险，业界正在努力降低制程成本并简化整个产业合作。未来格芯会与所有主要EDA合作伙伴密切合作，将3D IC放置在库中，然后使用晶圆对晶圆键合进行组装，使复杂的晶圆设计和组装成果更快且更低成本。

 

另一方面，继整合型扇出(InFO)和CoWoS封装技术后，台积电也于之前发表的「3D多芯片与系统整合芯片(SoIC)的整合」论文中，揭露了完整的3D整合技术。此项系统整合芯片解决方案将不同尺寸、制程技术，以及材料的已知良好裸晶直接堆叠在一起。

 

论文中提到，相较于传统使用微凸块(Micro-bumps)的3D积体电路解决方案，此一系统整合芯片的凸块密度与速度高出数倍，同时大幅减少功耗。此外，系统整合芯片是前段制程整合解决方案，在封装之前连结两个或更多的裸晶；因此，系统整合芯片组能够利用该公司的InFO或CoWoS的后端先进封装技术来进一步整合其他芯片，打造一个强大的「3D×3D」系统级解决方案。

 

台积电全球营销主管Godfrey Cheng于部落格上指出，该公司可透过先进的封装技术，包括基于矽制程的中介层(Interposer)或扇出制程的小芯片(Chiplet)等方法，将记忆体及逻辑芯片核心紧密整合，未来还能够将晶圆及晶圆堆叠，提供客户更好的芯片密度及效能。

 

实现异构整合EVG/Lam各有解方

 

除了晶圆代工、IC制造业者积极发展异构整合技术外，半导体设备商也不落人后。EVG亚太区业务总监Thorsten Matthias(图2)表示，如今许多新元件因无法突破技术或成本上的关卡，想要从传统元件微缩和从系统单芯片架构下手以提升效能，已不再是可行的选项。而随着现今许多技术领先的制造厂藉由投入影像感测器制造及矽穿孔晶圆级封装，在异构整合方面已累积数年与数百万片晶圆制造的经验，使得异构整合成为半导体制造的另一项利器。

 

图2 EVG亚太区业务总监Thorsten Matthias表示，异构整合的各项优点与好处已广受业界认可。

 

Matthias指出，异构整合的各项优点与好处多年来已广受业界认可，包括降低设计与测试的复杂度、缩短上市时程及降低成本；异构整合也颠覆许多层面，包括设计、架构、制程技术及整个供应链和从晶圆委外到封装测试(OSAT)产业生态系统。

 

然而，要实现异构整合也非是一蹴可几，需要新技术、新电晶体架构和材料等，像是薄膜转移(Layer Transfer)制程与工程基板都是促成逻辑微缩的技术，在元件效能、功能性及功耗皆带来显著提升；另外运用电浆活化进行直接晶圆接合已是经过验证的解决方案，能对不同种类的材料、高品质工程基板及薄矽晶层转移应用等进行异构整合。

 

为此，EVG推出全新的BONDSCALE熔融接合自动化生产系统，因应业界对于工程基板及薄膜转移制程技术持续成长的需求，持续推动新一代逻辑与记忆体元件在效能、功耗及空间微缩等方面的进展。

 

Matthias说明，过去的重大挑战是异构整合是否可行，而现在的问题则是异构整合在特定系统上是否为最好的作法。由于这是一项很新的技术，该公司观察到很陡峭的学习曲线，同时在制程技术、设计及测试等各方面看到迅速的进展。尤其是在晶圆接合领域，该公司持续将晶圆对晶圆对准精度技术推向极限。

 

因此，EVG在晶圆接合方面提供两种不同的平台，除了上述所提的BONDSCALE主要着重于工程基板接合及薄膜转移制程外，另一项产品「GEMINI FB XT」则支援需要更高对准精度的应用，像是记忆体堆叠、3D系统单芯片(SoC)、背照式CMOS影像感测器堆叠及芯片分割；另外专为熔融接合与混合晶圆接合开发的SmartView NT3对准机提供晶圆对晶圆50纳米以下的对准精度。

 

另一方面，科林研发(Lam Research)副总裁Yang Pan也指出，异构整合的吸引力将持续增加，以满足各种AI和5G芯片的要求。随着单片矽芯片(Monolithic Silicon)成本的增加，必须透过先进的封装解决方案，混合或是匹配各种制程的IP Blocks，以达到单片矽芯片的性能。同时，新的深度学习架构对于训练或推论应用程序有着更高的储存频宽需求，为此衍生出高频宽储存记忆体(HBM)，以实现更高频宽、更小尺寸、更低功耗。另外，未来采用5G技术时须针对封装架构进行不同改变，而异构整合将会在天线+射频元件等多种组合产品性能上发挥关键作用。

 

目前不同的公司正在寻求各种异构整合的方式，像是Fan-out on Substrate、 Chiplets、3D structures with TSVs或是Direct Bond Interconnect等，这些解决方案最终将取决市场需求。然而，不论是何种技术，要成功实现异构整合的主要挑战不外乎包括新架构的设计、芯片和封装方案的协同设计等；另外，异构整合也带来一些新的测试挑战，例如探测精细间距和测试覆盖率而不触及微凸块等。

 

为此，Lam Research也凭借其高效的蚀刻和沈积产品，来满足新兴先进封装的要求。例如SABRE 3D电镀解决方案可为晶圆级封装和TSV应用提供高效的均匀性和经济价值；而Lam Syndion蚀刻工具则透过提供稳定的蚀刻深度和大批量生产所需的填充能力，为TSV市场提供技术和竞争优势。

 

综上所述，半导体设计除持续朝微缩制程迈进之外，异构整合也成为下一波IC芯片创新动能；而随着应用产品所需的性价比、效能都不尽相同，异构整合开始浮现分众化的趋势，半导体产业也因而更积极研发新一代异构整合技术，以满足更多创新应用。