从整个系统层面来看，如何把环环相扣的芯片供应链整合到一起，才是未来发展的重心，封测业将扮演重要的角色。有了先进封装技术，半导体世界将会是另一番情形。现在需要让沉寂了三十年的封装技术成长起来。

 

随着 芯片与电子产品中高性能、小尺寸、高可靠性以及超低功耗的要求越来越高，促使先进封装技术不断突破发展，同时在人工智能、自动驾驶、5G网络、物联网等新兴产业的加持下，使得三维（3D）集成先进封装的需求越来越强烈。

 

本文尝试去探讨一下三维晶圆级先进封装的创新发展历程。欢迎指正。

 

1、先进封装发展背景

 

随着集成电路应用多元化，智能手机、物联网、汽车电子、高性能计算、5G、人工智能等新兴领域对先进封装提出更高要求，封装技术发展迅速，创新技术不断出现。

 

封装技术伴随集成电路发明应运而生，开始仅仅是起到支撑作用主要解决电源分配，信号分配，散热和保护的功能。集成电路技术按照摩尔定律飞速发展，封装技术突飞猛进。特别是进入 2010 年后，晶圆级封装（WLP，Wafer Level Package）、硅通孔技术（TSV，Through Silicon Via）、 2.5D Interposer、3D IC、Fan-Out 等技术的产业化，极大提升了先进封装技术水平。从线宽互连能力上看，过去 50 年，封装技术从 1000µm 提高到 1µm ，甚至亚 微米 ，提高了 1000 倍。

 

 

图1 主要封装技术发展

 

当前，随着摩尔定律趋缓，封装技术成为电子产品小型化、多功能化、降低功耗，提高带宽的重要手段。先进封装向着系统集成、高速、高频、三维方向发展。

 

图2展示了当前主流的先进封装技术平台，包括 Flip-Chip 、 WLCSP 、 Fan-Out 、 Embedded IC 、 3D WLCSP 、 3D IC 、 2.5D interposer 等 7 个重要技术。其中绝大部分和晶圆级封装技术相关。支撑这些平台技术的主要工艺包括微凸点、再布线、植球、 C2W、W2W 、拆键合、 TSV 工艺等。先进封装技术本身不断创新发展，以应对更加复杂的三维集成需求。当前，高密度 TSV 技术 /Fan-Out 扇出技术由于其灵活、高密度、适于系统集成，而成为目前先进封装的核心技术。

 

 

图2 先进封装技术平台与工艺

 

2、晶圆级三维封装技术发展

2.1 2.5D/3D IC技术

 

为解决有机基板布线密度不足的问题，带有TSV垂直互连通孔和高密度金属布线的硅基板应运而生，这种带有 TSV 的硅基无源平台被称作 TSV 转接板（ Interposer ），应用 TSV 转接板的封装结构称为 2.5D Interposer 。在 2.5D Interposer 封装中，若干个芯片并排排列在 Interposer 上，通过 Interposer 上的 TSV 结构、再分布层（ Redistribution Layer ， RDL ）、微凸点（ Bump ）等，实现芯片与芯片、芯片与封装基板间更高密度的互连。

 

超细线条布线interposer针对 FPGA 、 CPU 等高性能应用。其特征是正面有多层细节距再布线层，细节距微凸点，主流 TSV 深宽比达到 10:1 ，厚度约为 100 µm 。台积电 2010 年开展 2.5D TSV 转接板，即 CoWoS 技术研发，采用 65 纳米工艺线，线宽可以达到 0.25µm ，实现 4 层布线，为 FPGA、GPU 等高性能产品的集成提供解决方案。

 

赛灵思 （ Xilinx ）型号为“ Virtex-7 2000T FPGA ”的产品是最具代表性的产品之一。如图 3 所示，基于 2.5D 转接板技术的 Virtex-7 2000T FPGA 产品将四个不同的 28nm 工艺的 FPGA 芯片，现了在无源硅中介层上并排互联，同时结合微凸块工艺以及 TSV 技术，构建了比其他同类型组件容量多出两倍且相当于容量达 2000 万门 ASIC 的可编程逻辑器件，实现了单颗 28nm FPGA 逻辑容量，超越了摩尔定律限制。 赛灵思 借助 台积电 （TSMC）的 2.5D-TSV 转接板技术平台在 2011 年开始小批量供货。

 

 

图3 (a) 赛灵思 Virtex-7 2000T FPGA结构示意图

 

 

图 3 (b) 赛灵思 Virtex-7 2000T FPGA 扫描电镜切片截面图

（图片来源： B. Banijamali et  al., ECTC 2011, pp 285 ）

 

TSV技术在解决存储器容量和带宽方面具有决定性作用，通过高密度 TSV 技术垂直互连方式，将多个芯片堆叠起来，提升存储器容量和性能。三星电子（SAMSUNG）在 2010 年的 4xnm 8GB 内存上就首次使用了 TSV ， 2011 年又完成了 3xnm 32GB 。 2014 年 三星电子 采用 先进的 2xnm 工艺，利用 TSV 打造的 DDR4 内存条，单条容量高达 64GB 。 2015 年 三星电子 将这一容量翻了一番，开始量产 128GB TSV DDR4 内存条。新内存依然是面向企业级服务器市场的 RDIMM 类型内存，使用了多达 144 颗 DDR4 内芯片，每一颗容量8Gb(1GB)，每四颗芯片利用 TSV 技术和微凸点紧密封装在一起，总计 36 个组，分布在内存条两侧。

 

TSV技术在存储区领域另一个引人瞩目的应用是高带宽存储器（ High Bandwidth Memory ， HBM ）。 HBM 是一种基于 3D 堆叠工艺的高性能 DRAM ，其实就是将很多个 DDR 芯片堆叠在一起后和 GPU 封装在一起，实现大容量，高位宽的 DDR 组合阵列。 HBM 堆叠没有以物理方式与 CPU 或 GPU 集成，而是通过细节距高密度 TSV 转接板互连，目前这种 TSV 转接板只有台积电 (CoWoS) 等少数制造企业能够制造。 HBM 具备的特性几乎和芯片集成的 RAM 一样，因此，具有更高速，更高带宽。适用于高存储器带宽需求的应用场合。首个使用 HBM 的设备是 AMD Radeon Fury 系列显示核心。 2013 年 10 月 HBM 成为了 JEDEC 通过的工业标准，第二代 HBM —— HBM2 ，也于 2016 年 1 月成为工业标准，英伟达（ NVIDIA） 在该年发表的新款旗舰型 Tesla 运算加速卡—— Tesla P100 、 AMD 的 Radeon RX Vega 系列、英特尔（ Intel） 的 Knight Landing 也采用了 HBM2 。

 

AMD的Radeon Vega GPU中使用的 HBM2 ，由 8 个 8Gb 芯片和一个逻辑芯片通过 TSV 和微凸点垂直互连， 每个芯片内包含 5000 个 TSV ，在一个 HBM2 中，超过 40000 个 TSV 通孔。
 

图4 AMD Radeon Vega GPU & HBM2 集成

 

图5总结了近几年高性能 3D TSV 产品路线图，可以看到越来越多的 CPU、GPU、 存储器开始应用 TSV 技术。一方面是 TSV 技术不断成熟，另一方面，和高性能计算、人工智能的巨大需求牵引分不开。

 

 

图5 高性能 3D TSV 产品路线图

 

2.2先进晶圆扇出技术

 

英飞凌（Infineon）于2004年提出晶圆级扇出 eWLB （ Embedded Wafer Level BGA ）技术。如图 6 所示，通过芯片埋入到模塑料重构圆片，把 I/0 从芯片表面扇出到芯片和模塑料重构表面，以满足 BGA 焊球节距要求。因此，对比 WLP 扇入封装，扇出封装对于芯片 I/O 数目，封装尺寸没有限制，可以进行多芯片的系统封装。进一步地，晶圆级扇出技术取消了基板和凸点，不需倒装工艺，具有更薄的封装尺寸、优异的电性能、易于多芯片系统集成等优点。 英飞凌的 eWLB 技术授权给日月光（ ASE） 、星科金朋（ STATS ChipPACK， 后被长电科技收购 ）、 Nanium （后被 Amkore ）收购。飞思卡尔（ Freescale ）几乎与英飞凌同时提出了类似概念，被称为 RCP 技术， 2010 年授权给 Nepes 。

 

 

图6 扇出封装三维结构示意图

 

图7是标准 eWLB 的工艺流程。主要包括了载板上贴膜、芯片 - 圆片上芯、圆片塑封、解键合、芯片和模塑料扇出表面钝化、光刻、 RDL 、 UBM 、 BGA 、打标、划片等工艺。

 

图7 典型 eWLB 封装流程

 

应用模塑料扇出的eWLB封装技术最主要的难点是由于 CTE 不匹配带来的翘曲问题，这导致对准精度差、圆片拿持困难。另外芯片在贴片和塑封过程中以及塑封后翘曲导致的位置偏移，对于高密度多芯片互连是一个巨大挑战。

 

随着FOWLP工艺技术逐渐成熟，成本不断降低，同时加上芯片工艺的不断提升， FOWLP 将出现爆发性增长。为节距传统 AP 处理器 PoP 封装的厚度，提高电性能，在 FOWLP 技术基础上，进一步开发了在模塑料上制作通孔互连的三维 FOWLP 堆叠技术。代表性的是台积电研发的 InFO 技术，为苹果（Apple）的 A10 处理器提供封装服务，带动了整个业界研发三维 FOWLP 堆叠技术的热潮。目前在苹果 iPhone7 中，有 7 颗芯片采用 FOWLP 封装。据 Yole 预计， 2020 年，整个市场将达到 25 亿美金。

 

图8展示了台积电 InFO 技术，通过将芯片埋入模塑料，以铜柱实现三维封装互连。 InFO 技术为苹果 A10 、 A11 、 A12 处理器和存储器的 PoP 封装提供了新的封装方案，拓展了 WL-FO 的应用，让 Fan-Out 技术成为行业热点。

 

图8 (a)台积电 InFO 技术示意图

（图片来源： C. F. Tseng et al., ECTC 2016, pp 1 ）

 

 

图 8 (b) 苹果 A11 处理器 InFO 封装切片图

 

A11处理器尺寸 10mm × 8.7mm, 比 A10 处理器小 30% 以上，塑封后表面 3 层布线，线宽 8µm ，密度并不高，主要原因还是重构模塑料圆片表面布线良率和可靠性问题。 A11 处理器 InFO PoP 的封装尺寸 13.9 × 14.8mm ，与 A10 相比小 8% ，厚度 790µm 。台积电 InFO 技术的成功得益于强大的研发能力和商业合作模式。推出 InFO 技术，是为了提供 AP 制造和封装整体解决方案，即使在最初良率很低的情况下，台积电也能持续进行良率提升，这对封测厂来说是不可能的。

 

InFO 技术的巨大成功推动制造业、封测业以及基板企业投入了大量人力物力开展三维扇出技术的创新研发。业界也发现，很多原本需要 2.5D TSV 转接板封装可以通过三维扇出来完成，解决了 TSV 转接板成本太高，工艺太复杂的问题。 安靠 科技 （ Amkor ） 推出了 SLIM 和 3D SWITT 以及两种技术（图 9 ）。 SLIM 利用前道代工，在硅片表面的无机介质层上制作 1µm ，甚至亚微米金属布线，再用有机介质层制作金属布线，通过倒装互连、芯片塑封后，刻蚀去掉硅片 ， 再制作 BGA ， 完成三维集成。 SWITT 特点是在 Carrier 基板上制作多层布线，与芯片通过微凸点倒装，然后塑封，通过穿透模塑料的高铜柱实现三维垂直互连，进一步地在背面再做一层布线，用于和上封装体进行高密度互连。

 

 

图9 安靠 SLIM和SWIFT扇出封装三维结构示意图

 

长电科技旗下子公司长电先进是国内最早开始扇出封装技术（ FO ECP ）的研发， FO ECP 采用芯片倒装贴到临时载板，塑封，塑封体背面再与硅片键合用来减小翘曲，解键合后，在芯片和模塑料重构表面进行布线和植球，最后塑封体背面的硅片减薄，硅片保留在封装体上。

 

FO ECP 技术高度兼容于现有的晶圆级封装平台，既可实现单颗芯片扇出，亦可实现多种芯片集成扇出。与 WLCSP 相比，可大幅节省芯片面积，最大可节省芯片面积 20% 以上，较 BGA 、 QFN 及 SOP 等封装， FO ECP 具有更小的封装尺寸和更薄的封装厚度。

 

长电先进 在2015 年着手 FO ECP 生产线建设， 2016 年成功量产，并持续导入新品。

 

图 10 FO ECP单 芯片示意图， 芯片尺寸为 0.55 mm x0.47mm （图片来源：长电先进）

 

图 11 FO ECP多芯片 示意图（图片来源：长电先进）

 

 

图 12 (a)单颗FO ECP俯视 图（图片来源：长电先进）

 

 

图 12 (b) 两颗FO ECP 俯视 图（图片来源：长电先进）

 

FO ECP技术具有以下优势：

1）多功能 ECP 平台，可实现高级系统级集成；

2）灵活地集成来自不同工艺，制造源和硅晶圆节点的芯片，以增强功能；

3）出色的机械、电气和热性能；

4）可以适应新的半导体先进制程节点应用需求；

5）可用于 Fan-in WLP 和 Fan-out WLP ；

6）能够克服圆片翘曲；

7） FO ECP 有一个现在 Die First FO 不具备的优点是：成功解决晶圆重构中芯片偏移问题，从而可适用于超小尺寸芯片（最小 0.3mm*0.3mm ）的 FO 和多芯片集成 FO 。

 

国内另一封测企业华天科技2015年开始扇出封装技术开发，与使用模塑料塑封不同，华天科技开发了埋入硅基板扇出型封装技术 eSiFO® （ embedded Silicon Fan-out ）。如图 13 所示， eSiFO® 使用硅基板为载体，通过在硅基板上刻蚀凹槽，将芯片正面向上放置且固定于凹槽内，芯片表面和硅圆片表面构成了一个扇出面，在这个面上进行多层布线，并制作引出端焊球，最后切割，分离、封装。

 

图13 华天科技 eSiFO®示意图

 

eSiFO®技术具有如下优点：

1)可以实现多芯片系统集成 SiP ，易于实现芯片异质集成

2)满足超薄和超小芯片封装要求，细节距焊盘芯片集成 (<60µm) ，埋入芯片的距离可小于 30µm

3)与标准晶圆级封装兼容性好

4)良好的散热性和电性

5)可以在有源晶圆上集成

6)工艺简单，翘曲小，无塑封 / 临时键合 / 拆键合

7)封装灵活： WLP/BGA/LGA/QFP 等

8)与 TSV 技术结合可实现高密度三维集成

 

基于 eSiFO® 技术 的产品包括RF Transceivers、 Controller 、 Sensors 、 4G 射频前端、毫米波芯片， FPGA 等等。图 14 展示了两个芯片集成的 SiP 封装。特别的，这里两个芯片同时置于一个异形腔体内，芯片之间的距离只有几十微米。这样保证了芯片间高密度的互连。图 15 展示了 40GHz 扇出集成产品，电学测试完全满足设计要求，产品已进入量产。

 

图14 两颗芯片 SiP 集成 （图片来源：华天科技）

 

 

图15 40GHz扇出集成 （图片来源：华天科技）

 

2.3晶圆级三维集成新趋势

 

表1总结了目前几种晶圆级三维封装集成技术比较。 TSV 转接板 CoWoS 技术在高性能集成领域优势明显，只是成本过高，只适合高端产品。 SLIM 目的是取代 TSV 转接板的一种无 TSV 封装技术。与 TSV 转接板相比， eWLB、InFO、SWIFT、ECP 、 eSiFO 都具有成本优势，实际上扇出封装的整体市场还不大，除去 InFO 在 AP 上大规模应用，缺乏规模化量产应用。需要解决的是良率、可靠性，以及具体产品应用时，和传统封装的性价比情况。

 

 

表1 几种三维晶圆级技术比较

 

最近，台积电又提出了SoIC（ System on Integrated Circuit ）的概念。如图 16 所示，该技术本质上属于 3D IC 技术范畴，主要采用为 W2W 、 C2W 混合键合技术，实现 10µm 以下 I/O 节距互连，减少寄生效应，提高性能。芯片本身可以具有用于三位互连的 TSV 结构，由于取消了凸点，集成堆叠的厚度更薄。该技术适于多种封装形式，不同产品应用。此技术不仅可以持续维持摩尔定律，也可望进一步突破单一芯片运行效能瓶颈。

 

图16 台积电 SoIC 技术示意图

 

为了满足多芯片超薄、超小、三维高密度系统集成需求，2019年 3 月 20 日， 华天科技（昆山）电子有限公司在 SEMICON China 发布了埋入集成系统级芯片技术的概念（ Embedded System in Chip ， eSinC ® ）。如图 17 所示， eSinC® 技术采用高精度硅刻蚀形成空腔，将不同芯片或器件埋入硅晶圆。通过高密度再布线将芯片互连，通过在扇出的硅片上制作 via last TSV 来实现垂直互连。通过微凸点 / 键合胶混合键合，通过 C2W 或者 W2W 方式实现芯片三维堆叠。与台积 SoIC 技术相比，采用微凸点互连，节距在 50µm 以上。采用这种方案，芯片内部不用制作 TSV ，降低工艺难度，节省芯片面积。基于上述优异特性， eSinC® 得到用户的高度重视。该技术可实现不同功能、不同种类和不同尺寸的器件高密度集成，集成后的芯片还可以采用多种灵活的封装方案。

 

图17 eSinC ® 示意图 （图片来源：华天科技）

 

图 18 展示了一个 80µm 芯片埋入到 180µm 硅基板， TSV 直径 120µm ，用来实现三维互连。

 

图18 eSinC ® 样品 （图片来源：华天科技）

 

2019年3月 19 日，中芯长电发布世界首个超宽频双极化的 5G 毫米波天线芯片晶圆级集成封装 SmartAiP ® （ Smart Antenna in Package ）工艺技术， 这是 SmartAiP ® 3D-SiP 工艺平台首次在具体市场领域得到应用 。 SmartAiP ® 通过超高的垂直铜柱互连提供更强三维 (3D) 集成功能，加上成熟的多层双面再布线 (RDL) 技术，结合晶圆级精准的多层天线结构、芯片倒装及表面被动组件，使得 SmartAiP ® 实现了 5G 天线与射频前端芯片模块化和微型化的高度集成加工，具有集成度高、散热性好、工艺简练的特点。

 

3、Foundry与OAST竞争

 

先进封装技术越来越依赖于先进制造工艺，越来越依赖于设计与制造企业之间的紧密合作，因此，具有前道工艺的代工厂或IDM企业在先进封装技术研发与产业化方面具有技术、人才和资源优势，利用前道技术的封装技术逐渐显现。

 

台积电近年来成为封装技术创新的引领者。从台积的CoWoS到 InFO ，再到 SoIC ，实际上是一个 2.5D、3D 封装，到真正三维集成电路，即 3D IC 的过程，代表了技术产品封装技术需求和发展趋势。作为封测代工企业（ OSAT ），面临前道企业在先进封装技术领域的竞争，必须寻求对应低成本高性能封装技术，展开差异化竞争，才能在激烈的竞争中不断发展。

 

表二给出了台积电（TSMC）与华天科技三维晶圆级技术比较，可以看到，在 2.5D/3D IC 领域，台积电以 via middle 的 CoWoS 方案为高性能芯片，华天科技以的 via last 技术的 3D WLCSP/3D IC 为传感器、传感器与 ASIC 芯片提供三维集成方案。在三维扇出领域，台积电 InFO 技术为 AP 三维集成提供解决方案，采用 200µm 直径铜柱进行三维互连。华天 科技硅基扇出（ eSiFO® ） 由于采用 via last TSV ，可以实现高密度三维互连，具有优越性。 埋入系统集成（ eSinC® ）技术 的互连密度与 SoIC 相比差距较大，但工艺难度低、成本低。总体而言，封测企业与制造企业在 2.5D/3D 细节距互连方面有较大差距，需要进一步加强相关技术研发。

 

表2 台积电与华天三维晶圆级技术比较

 

4.总结

 

随着集成电路应用多元化，智能手机、物联网、汽车电子、高性能计算、5G、人工智能等新兴领域对先进封装提出更高要求，封装技术发展迅速，创新特别活跃，竞争特别激烈。先进封装向着系统集成、高速、高频、三维、超细节距互连方向发展；晶圆级三维封装成为多方争夺焦点，台积电成为封装技术创新的引领，利用前道技术的前道封装技术逐渐显现。高密度 TSV 技术 /FO 扇出技术成为新时代先进封装的核心技术。技术本身不断创新发展，以应对更加复杂的三维集成需求。其中针对高性能 CPU/GPU 应用， 2.5D TSV 转接板作为平台型技术日益重要。存储器，特别是 HBM 产品，得益于 TSV 技术，带宽得到大幅度提升。扇出型封装由于适应了多芯片三维系统集成需求，得到了快速发展。多种多样的扇出技术不断涌现，以满足高性能、低成本要求。一些扇出技术的研发是为了取代 2.5D 高成本方案，但三维扇出的垂直互连密度不高。华天科技昆山提出的硅基扇出（ eSiFO® ）和埋入系统集成（ eSinC® ）技术、长电科技/长电先进的FO ECP，为后摩尔时代高性能芯片集成封装提供了新的解决方案，并以此和前道制造企业在先进封装领域展开差异化的竞争，提供低成本、高性能的解决方案。随着新产品应用的不断丰富，新时期集成电路封装产业技术将得到进一步快速发展。