随着晶片制造的成本与复杂度不断提高，使得今年成为半导体产业整并以及寻找替代性技术创记录的一年。在日前于美国加州举行的IEEE S3S大会上，举会的工程师们不仅得以掌握更多绝缘上覆矽(SOI)、次阈值电压设计与单晶片3D整合等新技术选择，同时也听说了有关产业重组与整并的几起传闻。


截至目前为止，今年全球半导体公司已经完成了23笔收购交易了，这比起过去两年的交易数总和还更多，摩根士丹利(Morgan Stanley)半导体投资银行全球负责人Mark Edelstone在发表专题演讲时透露。他同时预测今年的全球并购交易总值可能从174亿美元增加到近300亿美元。

“今年的情况真的是破记录了！”他列举了今年出现的几宗较大整并案例，如英飞凌科技(Infineon Technologies)和国际整流器(IR)公司，以及安华高(Avago)和LSI公司之间的并购交易。“这个趋势将会延续下去，预计在今后几年都将呈现非常繁忙的并购景象。”

资金成本较低正为所有的产业掀起并购浪潮，而晶片制造成本和复杂度的增加更助长了半导体产业的并购。目前制造一个20nm晶片的成本约需5,300万美元，较制造28nm晶片成本所需的3,600万美元更大幅提高，预计到了16/14nm节点时还将出现另一次跃升的高成本，Edelstone表示。

“要在这样的投资环境下赚钱，真的需要非常大的市场，而且还会对半导体产业的发展带来巨大的影响。到了16/14 nm FinFET世代，每闸极成本仍持续地攀升，这将显着地改变半导体产业现状——事实是：规模决定成败。”

与会的多位发言人一致认为，如今在整个产业中，每电晶体成本仍不断上升中。不过，英特尔(Intel)在今年9月时透露，其14nm FinFET制程将可支援更低的每电晶体成本。
14/16nm FinFET制程节点象征着产业今后发展的主流方向，但完全耗尽型(FD)和极薄的SOI制程也有机会，GlobalFoundries公司产品经理Michael Medicino表示。

有些对成本敏感的行动晶片由于考虑到成本将会避免采用14nm和10nm FinFET制程，而且时间可能长达4至6年。SOI可说是为其提供了另一种替代方案，它能以接近28nm聚合物电晶体的成本，达到20nm bulk电晶体的性能，不过他认为在市场压力下所有的bulk电晶体成本还会进一步下降。

Mendicino预计SOI替代技术在未来三年中占据约10%的代工业务比重，不过他强调这只是猜测。“三年后再问我吧！”他打趣道。
此外，联发科(Mediatek)高性能处理器技术总监Alice Wang介绍一个次阈值设计的案例。该公司的远大目标在于推动晶片达到漏电流和动态能量交会的最小能量点，这同时也是在她的博士论文和ISSCC 2004论文中提出的一个概念。

工程师们已经针对这项艰巨的目标努力了近一年。接下来将面临的挑战是提供仍能完成有意义的工作、可靠并且具有最小开销的晶片，Alice指出。

大规模平行架构有助于提供超低功耗晶片进行媒体处理任务时所需的性能。此外，时序收敛方面的新方法与新工具可以解决一些可靠性和开销的问题，她表示。

“我认为现在正是让超低电压(ULV)成为我们日常生活一部份的时候了。”她在提到开发中市场正出现可穿戴和设计议题时指出，“世界上还有大约13亿人——占全球人口的20%，目前都还没有电力供应……因此能源是新兴市场面临的真正关键挑战。”

大会主持人Zvi Or-Bach特别提到会议期间举办的两次专题讨论，会中讨论到如何扩展目前最新快闪记忆体晶片中采用的单晶片3D设计类型。

专题讨论之一由来自CEA-Leti和意法半导体(STMicroelectrlnics)的研究人员介绍单晶片3D整合技术，这是因应2D晶片微缩带来不断增加的成本而开发的一种替代性技术。他们在一项FPGA案例研究中发现，采用这种技术能够比传统堆叠结构减少55%的面积。
在这份研究报告指出：单晶片3D整合技术旨在按上下顺序一个接一个地处理电晶体。然而，在实际建置时面临着许多挑战，例如在温度低于600℃的情况下能够取得高性能顶部电晶体、以便在顶部堆叠式FET制造过程中防止底部FET出现性能退化……固定相位外延再生长已证明其效率包含600℃左右的热预算，预计在向下变化时也能具有高效率。

另外，EV Group和Nikon公司代表分享用于键合与校准系统的新功能细节，这些技术能够避免目前3D晶片堆叠中使用的矽穿孔(TSV)的高成本和高复杂度。

EV Group公司展示为200nm或更先进制程进行键合校准精密度的案例。Nikon介绍了一种新的EGA精密晶圆键合技术，“它可以获得比250nm制程更好的稳定度和更高校准精密度……从而为制造未来的DRAM、MPU和影像感测器等3D IC开路。”

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