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爱普DRAM方案 晶圆大厂爱

发布时间:2020-12-28 来源: 责任编辑:wenwei

【导读】继台积电及力积电相继发表3D先进封装技术后,武汉新芯日前亦发布3D先进封装技术3DLink,三大晶圆代工厂的关键记忆体晶圆均採用爱普(6531)DRAM方案,将系统单晶片及客制化38奈米DRAM透过晶圆堆迭晶圆(WoW)制程结合。晶圆代工厂希望透过3D封装技术提高频宽,解决困扰人工智慧及高效能运算(AI/HPC)市场多年的范纽曼瓶颈(von Neumann bottleneck)。
 
爱普DRAM方案 晶圆大厂爱
 
爱普公告11月合併营收月增15.4%达3.21亿元,较去年减少12.5%,累计前11个月合併营收31.38亿元,约与去年同期持平,由于爱普已淡出DRAM颗粒销售,营收能维持去年水准代表转型成功。爱普已发表逻辑与DRAM的WoW堆迭技术,并命名为VHM(Versatile Heterogeneous Memory),商业模式在收取硅智财(IP)的授权金及权利金,包括提供3D堆迭客制化及相对应的逻辑介面IP。
 
现行的AI/HPC晶片虽然採用2.5D或3D封装技术,将处理器及DRAM整合封装在同一晶片中,但仍是採用处理器与DRAM分开的运算架构。处理器在执行推论或训练等AI运算时,因为资料量过于庞大,处理器就算拥有极高的运算时脉,但DRAM的读写速率跟不上,加上处理器及DRAM之间传输速率宽频不够大,因而造成处理器算力閒置,形成范纽曼瓶颈。
 
晶圆代工厂近几年开始透过3D先进封装来解决AI/HPC运算架构中的范纽曼瓶颈难题,以台积电为例,除了利用小晶片(Chiplet)结构,也发展出CoWoS或SoIC等3DFabric先进封装平台,将处理器及高频宽记忆体(HBM)堆迭,同时开发出LIPINCON的传输技术,提高小晶片之间、处理器及记忆体之间的资料传输速率。同时,台积电与记忆体厂合作投入WoW技术开发,爱普已顺利打进供应链。
 
力积电日前也宣布与爱普针对WoW技术进行合作,发展出逻辑IC和DRAM垂直异质迭合(Hybrid Bonding)制程,并共同研发下一代AI应用所需的新型DRAM架构。力积电表示透过此一技术突破,逻辑电路与DRAM之间的资料传输频宽将达现行HBM的5倍以上。
 
武汉新芯日前宣布推出3DLink先进封装平台,锁定AI/HPC及飞时测距(ToF)等应用市场。而武汉新芯客户发布採用WoW制程的边缘运算HPC晶片,将40奈米SoC与38奈米客制化DRAM堆迭,大幅提升处理器及DRAM之间的资料传输频宽,关键的DRAM晶圆也採用爱普方案。
 
 
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