【导读】9月1日，第四届设计自动化产业峰会IDAS 2026在上海顺利举办。立足国产芯片自主创新与先进工艺突破的行业需求，合见工软在峰会上正式推出两款数字后端核心EDA新品，分别为国内首款三维芯片物理设计工具UniVista 3DIC Designer、国产先进工艺节点收敛工具UniVista NodeClosure。依托全新的真三维设计能力与国产工艺专属收敛方案，两款产品打通了三维芯片物理设计到先进工艺量产收敛的完整链路，破解了逻辑折叠技术落地、先进工艺DRC与时序收敛、超大算力芯片设计等行业难题，为国产高端芯片搭建起自主可控的数字后端设计底座，也标志着国产EDA在先进数字后端领域实现关键突破。
峰会期间，合见工软CTO贺培鑫、合见工软产品总监韩盛分别在“数字逻辑设计与验证分论坛”和“数字物理实现与签核分论坛”发表主题演讲，对两款新品进行了详细介绍。通过构建从三维芯片物理设计到国产工艺节点收敛的链路，合见工软为国产高端芯片提供了自主可控的数字后端设计底座。
合见工软CTO贺培鑫
合见工软产品总监韩盛
逻辑折叠，国产芯片破局关键
当前，国产半导体行业面临设计分叉的问题：国外巨头可以利用EUV等先进设备继续缩小晶体管尺寸，而国产产品依托逻辑折叠，走出了一条超越摩尔定律的道路。
2026年7月，华为发表的“韬定律”（A time scaling theory for multi-layer electronic systems）系统阐述了逻辑折叠的技术优势。以麒麟2026处理器为例，逻辑折叠带来的提升包括：晶体管密度从155M Tr/mm²提升至238M Tr/mm²，增幅达53.5%；时钟频率提升13%；NoC数据路径占用面积减少55%；SRAM工作频率提升40%；在处理核心上，时钟缓冲器数量减少50%，时钟偏移减少25%，线长减少30%。（数据来源：ChinaXiv.org 中国科学院科技论文预发布平台, Tingbo He, 2026.07）
贺培鑫指出，从工艺节点演进来看，如果在国产工艺节点上使用逻辑折叠，到2030年晶体管密度可达到与台积电N3相当的水平，超过三星的SF2和英特尔的18A。对于日益复杂的AI芯片而言，逻辑折叠是将更多设计集成到芯片中的重要手段。
韩盛则用北京隆福寺古建筑的斗拱技术作比：中国古代匠人通过斗拱层层错落堆叠，不仅抬高了屋顶，还赢得了下面广阔的空间，走出了一条与西方建筑截然不同的路径。国产芯片的三维集成设计，正是这样一条充满东方智慧的自主创新之路。
从3D堆叠到逻辑折叠：设计范式的根本转变
当前主流的3D堆叠方案包括HBM（通过微凸块和硅中介层对接）、CIS（通过混合键合对接，连接密度可达10万级）、缓存堆叠等。而逻辑折叠作为先进的三维集成方式，通过F2F混合键合实现上下层逻辑电路的直接对接，信号互联数量可达百万级甚至千万级。
贺培鑫指出，逻辑折叠与传统3D封装有着本质区别：传统3DIC（如HBM、CIS、缓存堆叠）的功能边界清晰，上下层是不同类型的芯片，手动分区相对容易；而逻辑折叠的上下层都是逻辑电路，分割界限并不明显，两个裸片之间的互联数量大幅提升，这对EDA工具提出了全新的挑战。
贺培鑫认为，逻辑折叠的设计质量取决于三个关键因素：标准单元粒度的三维分割，布局，以及混合键合规划。这正是传统二维EDA工具和伪三维（Pseudo 3D）流程无法有效解决的问题。
贺培鑫详细对比了伪三维流程与真三维设计的差异。传统伪三维流程通常先由人工或基于算法将设计分割到上下两个裸片，然后再分别进行布局布线。这种做法的问题在于：分割时，尚未布局，无法估计布线拥塞和时序；二维设计工具无法有效感知或优化跨裸片的时序和热问题；上下裸片的面积平衡和混合键合（HBV）数量也难以在分割阶段有效优化。
本次峰会，合见工软正式发布国内首款三维芯片物理设计工具UniVista 3DIC Designer，专为国产先进工艺节点打造，可全面适配逻辑折叠与韬定律技术路线，并凭借底层自研真三维布局算法，打开全新的性能和密度提升空间，打破了国内商用级3DIC物理设计工具空白。
贺培鑫介绍，合见工软的UniVista 3DIC Designer能够在布局阶段同时优化多个目标，包括线长、密度、时序、拥塞、HBV数量以及功耗密度，避免了伪三维流程中先分割后布局导致的信息缺失问题。内部实测对比数据显示，真三维设计相比伪三维设计：总负时序裕量（TNS）平均提升31.95%，最差负时序裕量（WNS）平均提升20.65%，总线长平均缩短18.04%。
四步闭环设计流程：从全局布局到三维签核
韩盛详细介绍了UniVista 3DIC Designer的四步设计流程：
第一步：True-3D全局布局与划分。工具采用连续x/y/z变量，协同优化线长、密度、时序、拥塞、功耗密度以及HBV数量，支持单元粒度和模块粒度的三维分割，同时支持多PDK（不同裸片可使用不同工艺），目前已可支持10亿门级的超大规模电路设计。
第二步：后端规划与传统二维工具布局布线。工具完成HBV和TSV引脚分配，进行裸片级时序预算，生成逐裸片RTL，然后逐裸片跑二维综合以及P&R。
第三步：装配后跨裸片时序优化与分析。工具将上下裸片F2F装配后，进行跨裸片布线后时序优化（Post-route inter-die timing ECO），最终生成时序与热报告。
第四步：三维时序、热与EMIR签核。工具支持调用第三方签核工具完成最终签核。
此外，UniVista 3DIC Designer深度集成了GPU加速技术，以解决超大规模三维设计的运行时间问题。实测数据显示，在相同的物理约束下，GPU加速的真三维布局可以得到和CPU版本一致的线长结果，然而运行时间可以达到30x的加速比。
韩盛特别提到了三维设计中的热（Thermal）管理问题。热问题除了影响芯片性能和可靠性外，还在整个封装的成本中占据很高的份额。UniVista 3DIC Designer通过早期评估引入热的影响，尽量避免高功耗模块在上下裸片相同位置重叠摆放，以防止热点的产生。韩盛用一个生动的比喻说明：“就像在楼下开火锅店，在楼上尽量开冷饮店，以避免Thermal情况发生。”
UniVista NodeClosure
国产先进工艺节点收敛的“点睛之笔”
国产先进工艺节点收敛工具 UniVista NodeClosure是此次峰会上合见工软发布的另一款数字后端工具，该产品补齐国产数字EDA后端 ECO（工程指令变更，Engineering Change Order）能力短板，面向先进工艺设计提供一站式敏捷设计收敛平台。产品围绕人工智能、HPC 等高性能芯片的严苛需求，采用物理感知增量优化架构，打破传统工具瓶颈、大幅减少迭代次数，既能帮助设计团队在紧凑周期内完成高质量设计收敛，还可深度赋能国产晶圆厂，高效落地各类定制化设计规则，显著提升芯片量产良率。
韩盛将UniVista NodeClosure比作“画龙点睛”——点亮的是国产新工艺，目标是帮助国产工艺跨过量产的最后一个纳米鸿沟，提升整体良率。
韩盛以一个国产先进工艺的实际案例说明了问题的严重性：为了提高良率，国产晶圆厂会开发特定的工艺规则。然而主流P&R工具无法进行解析，从而在完成布线后遗留了20多万个DRC违例。经过深入研究，发现这些违例主要由Via和金属线之间的间距问题导致。针对这一问题，UniVista NodeClosure通过与国产晶圆厂的深入合作，在违例位置进行走线补偿，可以快速修复。在上述案例中，NodeClosure将DRC违例从20多万个锐减到几十个，彻底打破了收敛僵局，支持客户设计的正常开发以及打样。
UniVista NodeClosure的核心设计思路是让客户继续依托现有主流P&R工具，在国产先进工艺上实现流片。其设计流程为：无缝读入主流P&R工具的结果，进入NodeClosure进行手术刀般的精准修复，之后将结果回到主流P&R工具进行后续流程，最终由主流P&R工具生成GDSII，通过第三方签核工具完成签核。
现阶段，UniVista NodeClosure具备两大核心功能：
NodeClosure DRC ECO：修复国产先进工艺专属的DRC违例。
NodeClosure Time ECO：修复由于DRC导致的hold和setup时序违例。
UniVista NodeClosure采用DRC与时序协同修复的方式，大幅压缩ECO迭代轮次，减少数字后端在流片阶段的时间压力。在修复DRC之后，由于需要进行金属线调整，工具会基于调整结果进行时序分析，保障DRC和时序同步收敛。
韩盛将UniVista NodeClosure具备的竞争优势总结为五个方面：
一是无缝嵌入客户现有设计工具流程，不需要改变脚本架构，延续客户现有的设计流程和方法学。
二是精准修复国产先进工艺专属DRC约束。
三是DRC 与时序协同修复，大幅压缩ECO迭代次数。
四是优异的运行性能（Wall Time/Peak Mem）。
五是与国产先进工艺晶圆厂紧密合作，快速支持新的设计规则，帮助晶圆厂引入主流P&R工具无法支持的设计规则以提升良率。
贺培鑫也进一步指出，从国产工艺N+3节点开始，不仅需要使用自对准双重成像技术（SADP, Self-Aligned double Patterning），甚至需要使用自对准四重图案化技术（SAQP, Self-Aligned Quadruple Patterning）。在此之前，主流ECO工具不会支持SAQP，最多只支持到SADP。UniVista NodeClosure的出现填补了这一空白。同时，合见工软还与国内封装厂和晶圆厂密切合作，如果晶圆厂想要通过增加新的设计规则来提升良率，NodeClosure可以快速支持这些新规则。
从破局到闭环，构建国产数字后端新通途
UniVista 3DIC Designer 是国内首款拥有自主知识产权、基于原生三维重构技术打造的创新 EDA 工具，它推动国内 EDA 行业迈入单元级原生 3D 设计的全新发展阶段，也为充分释放逻辑折叠技术的性能与架构潜力，提供了不可或缺的工具底座支撑。该产品充分支撑起国产大算力芯片在PPA、设计规模、热稳定性上实现突破，摆脱传统芯片几何缩微的技术瓶颈，在更高维度实现国产EDA的范式跃迁。
UniVista NodeClosure则承担起打通设计端与制造端的关键纽带作用，工具深度聚焦国产先进工艺所特有的 DRC 约束规则，面向芯片设计企业提供适配性解决方案。设计团队无需改动现有主流工具链，即可实现平滑无缝的设计流程迁移，高效对接国产先进工艺节点。该产品更凭借独特的“时序+DRC协同修复”技术与高速的运行性能，大幅压缩ECO迭代轮次，显著提升整体生产力。
两款产品能力深度协同，完整贯通从三维芯片物理设计到国产工艺节点收敛的核心链路，构筑起国产高端芯片自主可控的数字后端设计底座，助力国内芯片设计在先进三维架构与国产工艺落地层面实现突破。
关于合见工软
上海合见工业软件集团股份有限公司（简称“合见工软”）作为自主创新的高性能工业软件及解决方案提供商，以EDA（电子设计自动化，Electronic Design Automation）和IP领域为首先突破方向，致力于帮助半导体芯片企业解决在创新与发展过程中所面临的严峻挑战和关键问题，并成为他们值得信赖的合作伙伴。
结论
此次合见工软双新品的落地发布，精准击中了当前国产芯片设计与先进工艺量产的核心痛点，彻底打破了传统二维EDA工具和海外商用工具的技术桎梏。其中，UniVista 3DIC Designer填补了国内商用级3DIC物理设计工具的空白，依托原生真三维布局算法与GPU加速能力，完美适配逻辑折叠、韬定律等国产创新技术路线，从根本上解决了伪三维设计的时序偏差、布线拥塞、热点叠加等问题，大幅提升芯片时序性能、缩减总线长，支撑十亿门级超大算力芯片的三维设计落地。而UniVista NodeClosure则补齐了国产先进工艺ECO收敛的能力短板，通过DRC与时序协同修复机制，高效解决国产工艺专属设计规则带来的海量违例问题，适配SADP、SAQP等先进制程技术，大幅减少迭代次数、提升芯片量产良率，打通了芯片设计到晶圆制造的关键壁垒。两款产品深度协同、形成完整技术闭环，构建起适配国产先进工艺、三维集成架构的自主EDA解决方案，为国产芯片摆脱摩尔定律缩放困境、依托逻辑折叠实现性能超车提供了坚实的工具支撑，持续推动国内半导体设计产业高质量自主发展。
