【导读】软件仿真与硬件加速虽然在调试灵活性上具备优势，但在面对数万亿次时钟周期的海量验证需求时，往往显得力不从心，难以在合理的时间窗口内完成流片前的系统级确认。为了突破这一瓶颈，确保下一代AI架构在首轮流片前即具备极高的可靠性与稳定性，西门子与NVIDIA携手达成了一项关键的技术突破。使西门子 Veloce™ proFPGA CS 硬件辅助验证与确认系统，能够支持芯片设计工程师与系统架构师在首轮流片前，运行并采集数万亿次验证时钟周期，从而实现更优的设计迭代。

作为双方长期战略合作的重要成果，NVIDIA 与西门子携手攻克了此前行业难以实现的技术目标，依托西门子 Veloce proFPGA CS 可扩展、优化的硬件架构，结合 NVIDIA 高性能芯片架构，仅需数天即可完成数十万亿次时钟周期的验证采集工作。

西门子数字化工业软件硬件辅助验证事业部高级副总裁兼总经理 Jean-Marie Brunet 表示：“NVIDIA 与西门子在多个领域展开深度合作，近期更是聚焦硬件辅助验证方法论的推进，尤其是基于 FPGA 的原型验证方向，以适配复杂 AI/ML SoC 带来的严苛验证与确认需求。Veloce proFPGA CS 将高度灵活可扩展的硬件架构，与先进易用的实现及调试软件流程相结合，以应对上述挑战。无论是单 FPGA 的 IP 核验证，还是数十亿门级的芯粒设计，都能为客户提供适配的解决方案。”

NVIDIA 硬件工程事业部副总裁 Narendra Konda 表示：“随着 AI 与计算架构复杂度的持续攀升，芯片研发团队亟需高性能验证解决方案，以完成海量工作负载的验证，加速产品上市进程。NVIDIA 性能优化的芯片架构与西门子 Veloce proFPGA CS 深度融合，可支持设计工程师在数天内完成数万亿次时钟周期的验证，为下一代 AI 技术的可靠性保障提供了所需的规模支撑。”

基于 FPGA 的原型验证系统具备出色的运行速度，其运行流片前验证工作负载的耗时，远少于软件仿真（Simulation）甚至硬件加速（Emulation）。但由于芯片本身以及配套软件复杂度不断升级，当前 AI/ML 设计对验证能力提出了更高要求。

为适配行业发展需求、保障产品上市时间与可靠性，在流片前完成数万亿次时钟周期的验证采集，从而有效规避了传统工具在规模扩展上的局限。传统的软件仿真与硬件加速验证工具，在合理的实际作业时间内，仅能支持数百万次时钟周期验证，即便在优化场景下也仅能实现数十亿次规模，无法实现更大规模扩展。